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9개 클러스터의 핵심 장소를 지도 위에 놓았습니다. 클러스터를 고르면 지도가 그 지역으로 이동하고, 논지와 장소가 아래에 펼쳐집니다.

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코퍼스근거 16건 · 최신 2026-07-25장소 4곳

컴퓨트 — 코디자인 심화와 병목의 이동

엔비디아의 '익스트림 코디자인'(칩 6종을 랙 단위로 함께 설계)이 실측으로 검증되며 우위를 굳혔고, 경쟁의 승부처는 '칩 성능'에서 '실리콘 조달력'으로 옮겨갔다 — 이제 진짜 병목은 경쟁 구도가 아니라 TSMC N3 웨이퍼다(전력에서 제조로 병목 완전 이동).

지도 위 장소

핵심 진단

  • 코디자인이 랙 단위로 확장, 실측 검증(높음). Volta→Blackwell 5세대 논리가 베라 루빈에서 GPU·CPU·스위치·NIC·DPU 6종 자체설계로. Rubin FP4 35PFLOPS(GB200 3.5배), Blackwell UMMA 실측 이론치 78~80%, LUT B(3비트 가중치 압축)까지 명령어 단위 코디자인.
  • 추론 서빙 3분할(높음). 프리필·범용디코드·초고속디코드 — Rubin CPX(프리필 전용, GDDR7로 원가 1/4·연산 60%)→독립 듀얼랙 확정→GTC에서 Groq LPU 인수(200억 달러 IP)로 디코드 특화 완성. 6주 새 3단계 진전.
  • 구리 우선, CPO는 랙 간만(높음). NVLink6 448G/레인(대역폭 2배지만 전량 구리), CPO는 NVL576/1152 랙 간에만. 경쟁 6사 컨소시엄 OCI MSA 표준(스케일업 DWDM·스케일아웃 PAM4)으로 공식화.

이견·미검증

  • 커스텀 실리콘 추격(중간). TPUv7(블랙웰과 1년差)·Trainium3(엔비디아 외 최초 all-to-all 스위치랙)·MI400이 랙스케일은 도달 — 단 승부축이 계속 이동한다는 것 자체가 미결 신호.
  • 웨이퍼 병목(중간). N3 실효가동률 2026 하반기 100% 초과 전망(AI 비중 2026 60%→2027 86%), N3P 누설전류로 Trainium3 지연 리스크 — 각기 다른 각도라 확신도 중간.
  • CoreWeave 5.4배는 미검증. SemiAnalysis 독립 검증 전, 엔비디아가 2026 Q3 InferenceX에 공식 수치 제출 예정.

지켜볼 것

  • 근본 수혜/제약 = TSMC N3·CoWoS 웨이퍼 조달(경쟁 승패보다 물리 한계가 로드맵 규정). 특화 추론 칩·구리 대역폭 공급망.
  • 지켜볼 것: ① InferenceX 엔비디아 공식 수치(5.4배 검증) ② N3 실효가동률과 AI 비중 ③ MI400·TPUv7 랙스케일 실전 완주 ④ OCI MSA/CPO 랙 간 전환 시점 ⑤ CUDA 모트가 커스텀 실리콘을 얼마나 막나.
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